Simulation Digitalschaltungen - J-K-Flipflop

Für unsere erste Simulation an einer digitalen Schaltung bauen wir uns ein einfaches J-K-Flipflop auf. Wir verwenden den Baustein 74107 aus unserer Bauteilbibliothek und zeichnen folgenden Schaltplan:

J-K-Flipflop 74107

Für unseren Clock-Eingang benötigen wir nun eine digitale Signalquelle. Wir wählen DigClock aus der SOURCE-Library und schließen die Signalquelle an Pin 12. Die Werte ändern wir wie im Bild ersichtlich und erzeugen somit einen Takt mit 1 kHz.

J und K werden an den High-Pegel gelegt. Der High-Pegel befindet sich im Menüpunkt PWR in der Source-Library und hat die Bezeichnung $D_HI/SOURCE.
Für unseren CLR-Eingang benötigen wir noch ein Reset-Signal. Wir finden es in der SOURCE-Library mit der Bezeichnung STIM1.

 

STIM1 programmieren wir mit einem Doppelklick auf das Schaltzeichen wie folgt:

OrCAD J-K-Flipflop


Achten Sie darauf, das im Menü "Filter by:" <Current Properties> angezeigt wird.
Die Eingaben unter Command haben die Syntax:

Command 1: Zeit T = 0 / Pegel = 0
Command 2: Zeit T = 500us / Pegel = 0
Command 3: Zeit T = 500us / Pegel = 1

Jetzt werden nur noch die Spannungsmarker an den Positionen CLK, CLR, und an den beiden Ausgängen gesetzt.

Wir starten die Simulation und unser Ergebnis sollte so aussehen.

J-K-Flipflop Simulationsergebnis